Modul 2 Percobaan 2 Kondisi 7
Buatlah rangkaian T flip flop seperti pada gambar pada percobaan dengan
ketentuan input B0=clock, B1=1, B2=don’t care
2. Gambar Rangkaian Simulasi
[Kembali]
Percobaan 2 Kondisi 7
Percobaan 2 Kondisi 7
4. Prinsip Kerja [Kembali]
Percobaan 2 Kondisi 7
Pada percobaan ini terdapat SPDT yang inputnya terhubung dengan Vcc dan ground. Pada B1 outputnya berlogika 1 dan terhubung pada input S (set). B2 tidak terhubung pada input clock T-Flip-Flop karna sesuai kondisi. Dan untuk input R didapati dari clock dimana terdapat kondisi risetime (0 ke 1) dan falltime (1 ke 0) sehingga ketika falltime R (reset) aktif. Sehingga output yang dihasilkan berupa Q berlogika 0 dan Q' berlogika 1
0 Comments
Posting Komentar