1. Kondisi [Kembali]

Modul 2 Percobaan 1 Kondisi 12

Buatlah rangkaian J-K flip flop dan D flip flop seperti pada gambar pada percobaan dengan ketentuan input B0=1, B1=1, B2=0, B3=clock, B4=0, B5=0, B6=clock

2. Gambar Rangkaian Simulasi [Kembali]

Percobaan 1 Kondisi 12



 
3. Vidio Simulasi [Kembali]

Percobaan 1 Kondisi 12











4. Prinsip Kerja [Kembali]

Percobaan 1 Kondisi 7

JK-Flip-Flop
Pada percobaan ini, untuk setiap switch atau SPDT kedua inputnya terhubung dengan ground dan Vcc. Pada SPDT B0 dan B1 berlogika 1 sehingga input S (set) dan R (reset) tidak aktif dikarnakam S dan R aktf dilogika 0 (aktif low). Pada input clock terhubung dengan clock. Sedangkan untuk B2 dan B4 terhubungan pada SPDT yang berlogika 0 Sehingga terjadi keadaan NC (no change) dimana output tidak berubah. Sehingga output yang terbaca yaitu pada H7 berlogika 1 pada H6 berlogika 0

D-Flip-Flop
Pada percobaan ini, untuk setiap switch atau SPDT kedua inputnya terhubung dengan ground dan Vcc. Pada SPDT B0 dan B1 berlogika 1 sehingga input S (set) dan R (reset) tidak aktif dikarnakam S dan R aktf dilogika 0 (aktif low). Pada input clock terhubung dengan clock. Pada input D terhubung switch B5 dengan logika 0. Sehingga input H4 berlogika 0 dan H3 berlogika 1


5.Link Download [Kembali]

File HTML download

File Rangkaian Percobaan 1 Kondisi 12 download

Vidio Simulasi Percobaan 1 Kondisi 12 download

Download Datasheet ic 74LS112A download

Download Datasheet ic 7474 download